2026年5月25日，在上海舉行的國際電路與系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表“韜（τ）定律”。這是中國企業在全球半導體領域首次提出的系統性產業發展指導原則，引發全球業界廣泛關注。

從摩爾定律的幾何縮微邁向時間縮微

過去半個多世紀，摩爾定律一直被公認為指引全球半導體產業演進的底層規律——單位面積集成電路上可容納的晶體管數量每18至24個月翻一番，核心途徑是持續縮小晶體管尺寸。然而，隨著晶體管尺寸逼近物理極限，量子隧穿效應導致電子不再被半導體有效約束，幾何縮微的收益日趨平緩，設計與制造成本則持續飆升。

面對這一行業性瓶頸，華為提出的“韜（τ）定律”主張以 “時間縮微”替代“幾何縮微” 作為半導體與電子系統演進的新指導原則。“韜”取自希臘字母τ的音譯，在電路理論中代表時間常數，即信號在電路中完成一次狀態切換所需的時間。τ值越小，電路運行速度越快。韜定律的核心目標不再是通過縮小晶體管尺寸來提升性能，而是系統性降低信號在芯片內部的傳播時間常數τ，貫穿器件、電路、芯片到系統層面的多層級協同優化，持續壓縮信號傳播時延，提升晶體管密度與系統性能。

何庭波用一個生動的比喻解釋了兩種路徑的本質區別：如果把芯片比作城市，摩爾定律是通過縮小房屋面積來增加人口密度；而韜定律則是通過優化交通系統，修建高架和隧道來提升整個城市的通行效率。

邏輯折疊技術：韜定律的核心引擎

實現韜定律的關鍵技術是“邏輯折疊”。傳統芯片設計將邏輯電路平鋪于二維平面，信號在芯片內部的傳輸路徑較長。邏輯折疊技術將原本平面的電路布局從單層擴展到雙層乃至多層，把關鍵模塊在物理距離上大幅拉近，走線距離最多可縮短90%，從而有效降低信號延遲。

華為方面透露，計劃于2026年秋季推出的新一代麒麟芯片將是全球首款完整采用邏輯折疊技術的量產產品。相比傳統2D設計，該芯片的晶體管密度直接提升53.5%，達到約238 MTr/mm2，已接近臺積電初代3nm工藝的密度水平；P核能效提升41%，峰值頻率提升12.7%，達到3.1GHz。何庭波直言：“我們取得了一系列僅靠先進制程工藝難以取得的進步。”

六年實戰沉淀：381款芯片的產業化驗證

韜定律并非停留在實驗室階段的理論推演。何庭波介紹，過去六年華為已基于這一技術路線成功設計并量產了381款芯片，廣泛覆蓋移動通信、AI計算、汽車電子、工業控制、數據基礎設施及電源管理等多個領域。

在AI系統層面，華為結合統一內存語義總線互連架構、近封裝光學Hi-ONE及邊緣到表面3D折疊等協同技術，預計到2035年硬件集成度將提升超過100倍。根據華為的技術路線圖，到2031年基于韜定律的高端芯片晶體管密度將達到等效1.4納米制程的水平。

全球產業界高度關注

韜定律的發布迅速引發了國際媒體的廣泛關注與產業界的積極評價。路透社援引市場研究機構奧姆迪亞公司中國區半導體研究總監何暉的分析指出，華為的技術方案不再單純依賴縮小晶體管尺寸，而是致力于縮短連接路徑、降低信號延遲以及優化芯片內部的數據傳輸，是切合實際的性能提升路徑。

美國市場觀察網站援引伯恩斯坦公司分析報告將此次發布評價為“另一個DeepSeek時刻”，認為韜定律可能如DeepSeek此前橫空出世那樣，給整個行業發展帶來巨大而廣泛的推動作用。彭博社也報道指出，如果華為能夠量產達到1.4納米制程性能水平的芯片，將深刻改變全球半導體產業格局。

投資機構方面，大和證券發表報告認為，華為芯片設計原理“韜（τ）定律”顯示出設計制造環節已取得實質突破，重申對中國半導體供應鏈的正面看法。摩根士丹利同樣發布研究報告，強調該理論為支持AI光收發器產業指數級增長提供了基礎理論支撐。

給電路保護領域的啟示：系統級優化是未來方向

韜定律的提出，標志著半導體行業的核心競爭邏輯正在從“制程競賽”轉向“系統級優化”。正如何庭波所說：“未來六到十年，誰能把那個代表時間的τ壓到最低，誰就能定義計算格局。”

這一趨勢對電路保護元器件行業同樣具有深遠意義。隨著芯片層級的邏輯折疊、3D堆疊以及信號傳輸路徑的持續壓縮，系統內部的電磁兼容、過壓過流保護以及信號完整性等需求將變得更加復雜與嚴苛。作為國內領先的過壓過流保護元器件供應商，深圳市金開盛電子有限公司將持續關注半導體產業底層演進趨勢，緊跟技術變革步伐，不斷提升產品在高密度、高集成度系統環境下的可靠性與性能適配能力，為下游客戶提供更優質的全方位電路保護解決方案。